توضیحات
Mastering RISC-V in SystemVerilog: From ISA to Working CPU دوره آموزشی طراحی معماری مجموعه دستورالعمل‌های RISC-V را درک کرده و با استفاده از SystemVerilog یک CPU می باشد که توسط آکادمی آنلاین یودمی منتشر شده است. این دوره که برای مهندسان سخت‌افزار، توسعه‌دهندگان FPGA، دانشجویان طراحی دیجیتال، مهندسان سیستم‌های تعبیه‌شده و علاقه‌مندان به معماری کامپیوتر طراحی شده است، فرآیند کامل تبدیل مشخصات ISA به یک پیاده‌سازی پردازنده عملیاتی را بررسی می‌کند. افراد فرمت‌های دستورالعمل RISC-V، رجیسترها، مسیرهای داده، منطق کنترل، طراحی ALU، رابط‌های حافظه، رمزگشایی دستورالعمل، مفاهیم پایپ‌لاین، توصیف سخت‌افزار SystemVerilog، شبیه‌سازی، تأیید و پیاده‌سازی FPGA را یاد خواهند گرفت. ما از اصول اولیه معماری RISC-V شروع می‌کنیم و به تدریج هر بلوک سخت‌افزاری را می‌سازیم: حافظه دستورالعمل، واکشی، رمزگشایی، فایل رجیستر، واحد محاسبه و منطق (ALU)، حافظه داده، کنترل شاخه و واحد کنترل.