برچسب VHDL

Aldec ALINT-PRO یک راه حل تایید طراحی برای کد RTL نوشته شده در VHDL، Verilog، و SystemVerilog است، که بر تایید سبک کدگذاری و قراردادهای نامگذاری، RTL و عدم تطابق شبیه سازی  پس از سنتز ، سنتز روان و بهینه، توصیفات FSM صحیح، اجتناب از مشکلات در مراحل بعدی طراحی، مسائل درخت ساعت وبازنشانی، CDC، RDC، DFT، و کدگذاری برای انتقال‏پذیری و استفاده مجدد تمرکز دارد. اجرای ALINT-PRO قبل از فاز شبیه سازی RTL و سنتز منطقی از گسترش مشکلات طراحی در مراحل پایین دست جلوگیری می کند و تعداد تکرارهای مورد نیاز برای اتمام طراحی را کاهش می دهد.