برچسب Kumar Khandagle

Udemy – VHDL for an FPGA Engineer with Vivado Design Suite 2022-5

VHDL for an FPGA Engineer with Vivado Design Suite دوره آموزشی اصول و ویژگی های پیشرفته برنامه نویسی VHDL به مهندسان FPGA می باشد که توسط آکادمی آنلاین یودمی منتشر شده است. این یک دوره جامع است که برای آموزش اصول و ویژگی های پیشرفته برنامه نویسی VHDL به مهندسان FPGA با استفاده از Vivado Design Suite طراحی شده است. این دوره آموزشی نحو VHDL، مدل سازی ساختاری و رفتاری، شبیه سازی، سنتز و تکنیک های اشکال زدایی را پوشش می دهد. افراد بر روی پروژه‌های دنیای واقعی برای پیاده‌سازی طرح‌های دیجیتال بر روی پلتفرم‌های FPGA، با تمرکز بر بهترین شیوه‌های کدنویسی، محدودیت‌های زمان‌بندی و تکنیک‌های بهینه‌سازی کار خواهند کرد. در پایان دوره، افراد تجربه عملی با مجموعه ابزار قدرتمند Vivado خواهند داشت و در توسعه طرح های FPGA قوی برای برنامه های مختلف مهارت خواهند داشت.

Udemy – Verification Series Part 2: Hands-On SystemVerilog Projects 2025-1

Verification Series Part 2: Hands-On SystemVerilog Projects، دوره آموزش SystemVerilog برای راستی آزمایی سخت افزار توسط آکادمی یودمی منتشر شده است. صنعت VLSI را می توان به دو شاخه تقسیم کرد، طراحی RTL و تایید RTL. Verilog و VHDL انتخاب های محبوب اکثر مهندسان طراحی هستند که در طراحی RTL کار می کنند. تایید عملکرد نیز می تواند با زبان توصیف سخت افزار انجام شود، اما زبان توصیف سخت افزار قابلیت های محدودی برای انجام تحلیل پوشش کد، تست موارد استثنا و غیره دارد، و نوشتن کد TB ممکن است گاهی اوقات برای سیستم های پیچیده غیرممکن باشد. SystemVerilog به انتخاب اصلی مهندسان تایید برای انجام تایید RTL های پیچیده تبدیل شده است.

Udemy – Verification Series Part 3: UVM Essentials 2025-1

Verification Series Part 3: UVM Essentials، دوره آموزش مجموعه Verification بخش 3: اصول اولیه UVM توسط آکادمی یودمی منتشر شده است. نوشتن تست‌بنش‌های Verilog همیشه پس از تکمیل طراحی RTL لذت‌بخش است. شما می‌توانید به مشتریان اطمینان دهید که طراحی در سناریوهای آزمایش شده بدون باگ خواهد بود. با پیچیدگی روزافزون سیستم‌ها، SystemVerilog به دلیل قابلیت‌های قدرتمند و قابلیت استفاده مجدد خود به گزینه‌ای برای بررسی تبدیل شده است و به مهندسان بررسی کمک می‌کند تا باگ‌های پنهان را به سرعت پیدا کنند. SystemVerilog از یک رویکرد ساخت‌یافته عقب می‌ماند، در حالی که UVM تلاش زیادی برای ایجاد یک چارچوب کلی انجام داده است. اضافه شدن پایگاه داده پیکربندی، روش کار ما با زبان‌های بررسی در گذشته را تغییر داده است. ظرف چند سال، مهندسان بررسی توانایی‌های UVM را تشخیص دادند و آن را به عنوان استاندارد دوفاکتو برای بررسی طراحی RTL پذیرفتند. UVM در حوزه بررسی ماندگاری طولانی خواهد داشت، بنابراین یادگیری UVM به علاقه‌مندان VLSI کمک می‌کند تا در این حوزه شغلی را دنبال کنند. این دوره به اصول اولیه روش‌شناسی بررسی جهانی (UVM) می‌پردازد. این یک دوره مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده که هرکسی بدون تجربه قبلی در شی‌ءگرایی یا SystemVerilog می‌تواند بلافاصله شروع به نوشتن مؤلفه‌های UVM مانند تراکنش، تولیدکننده، توالی‌دهنده، درایور، مانیتور، اسکوربورد، عامل، محیط و تست کند. تمرینات کدنویسی متعدد، پروژه‌ها و مثال‌های ساده در طول دوره برای ایجاد پایه‌های قوی در UVM استفاده می‌شوند.

Udemy – Verification Series Part 1: SystemVerilog Essentials 2025-2

Verification Series Part 1: SystemVerilog Essentials، مبانی SystemVerilog برای راستی آزمایی سخت افزار توسط آکادمی یودمی منتشر شده است. صنعت VLSI به دو شاخه محبوب تقسیم می شود: طراحی سیستم و تایید سیستم. Verilog، VHDL همچنان انتخاب های محبوب اکثر مهندسان طراحی فعال در این حوزه است. اگرچه، تایید اولیه عملکردی را می توان با زبان توصیف سخت افزار انجام داد. زبان توصیف سخت افزار دارای قابلیت های محدودی برای انجام تجزیه و تحلیل پوشش کد، تست موارد استثتا و غیره است و در واقع گاهی اوقات انجام این بررسی با HDL ها غیر ممکن می شود. از این رو زبان های تایید تخصصی مانند SystemVerilog به انتخاب اصلی برای تایید طرح تبدیل می شوند.