توضیحات
دوره The Complete SystemVerilog For Digital Design and Synthesis. این دوره آموزشی، مفاهیم پیشرفته زبان SystemVerilog را برای طراحی دیجیتال و سنتز سختافزار از طریق ساخت یک پردازنده ۳۲ بیتی RISC-V آموزش میدهد. این آموزش یک مسیر کاملاً عملی و آزمایشگاهی به دنیای مدرن طراحی سیلیکون و سختافزار است. در این دوره، زبان SystemVerilog که به عنوان قدرتمندترین زبان صنعت برای توصیف و تایید سختافزار شناخته میشود، به طور کامل آموزش داده میشود. دانشجو در این دوره تنها به یادگیری ساختار و قواعد زبانی بسنده نمیکند، بلکه تمام مفاهیم آموخته شده را در قالب یک پروژه بزرگ و طولانیمدت به کار میگیرد. این پروژه شامل طراحی، شبیهسازی و سنتز یک سیستم روی چیپ (SoC) بر پایه معماری RISC-V است. آموزش از بررسی معماری RISC-V آغاز شده و گامبهگام از مسیر داده (Datapath)، واحد کنترلر و واحدهای حافظه عبور میکند. پیادهسازی رابط اتوبوس باز (OBI) و یکپارچهسازی تجهیزات جانبی مانند UART از ویژگیهای برجسته این دوره است. دانشجو یاد میگیرد چگونه کدهایی بنویسد که علاوه بر قابلیت شبیهسازی، به طور کامل برای تراشههای FPGA و ASIC قابل سنتز باشند. همچنین ساختارهای پیچیدهای مانند بافرهای FIFO، ماشینهای حالت متناهی (FSMs) و حافظههای تراز شده با کلمه (Word-Aligned Memory) در این دوره آموزش داده میشوند تا در پایان دوره، دانشجو یک پروژه حرفهای برای ارائه در رزومه کاری خود داشته باشد.
پس از Extract، با Player دلخواه خود مشاهده کنید.